關(guān)鍵技術(shù)之一——差分時鐘

差分時鐘是DDR的一個非常重要的設計，是校準觸發(fā)時鐘。主要原因是DDR數(shù)據(jù)的雙邊緣采樣。數(shù)據(jù)由時鐘的上、下、上、下觸發(fā)，傳輸周期縮短一半，因此必須保證傳輸周期的穩(wěn)定性，以確保數(shù)據(jù)的正確傳輸。因此，必須精確控制CK的上下間隔。通常，由于溫度、電阻性能變化等原因，CK上下間隔可能會發(fā)生變化，在這種情況下，CK#將起到補償作用。CK上升迅速下降，而CK#是上升緩慢下降。也就是說，與CK相反的CK#保證了觸發(fā)時機的準確性。

關(guān)鍵技術(shù)2 -數(shù)據(jù)選擇脈沖(DQS)

DDR SDRAM的另一項關(guān)鍵技術(shù)DQS是能夠在一個時鐘周期內(nèi)準確區(qū)分每個傳輸周期，并確保接收者正確接收數(shù)據(jù)。每個芯片都有雙向DQS信號線，記錄時發(fā)送芯片發(fā)送的DQS信號，讀取時發(fā)送內(nèi)存生成的DQS到芯片。因此，可以認為DQS是數(shù)據(jù)的同步信號。

我們知道，DDR之前的SDR是使用clock同步的。因此，理論上，DQ的讀寫計時可以被clock完全同步。但是，隨著速度的提高，可用的時間空間越來越小，引入DQS是為了降低系統(tǒng)設計的難度和可靠性。這意味著，不考慮DQ和clock之間的直接關(guān)系，只需考慮組中DQ和DQS之間的關(guān)系，就可以輕松地作為組同級處理。(大衛(wèi)亞設，Northern Exposure(美國電視劇)，Northern Exposure)。

DQ和DQS只是構(gòu)成源同步時間系列的傳輸關(guān)系，接收端可以確保數(shù)據(jù)被正確鎖定，但IC工作時內(nèi)部實際同步時鐘是clock而不是DQS，數(shù)據(jù)必須在IC內(nèi)部傳輸存儲。另外，由于必須與clock(內(nèi)部時鐘比外部時鐘慢)同步，因此所有DQ信號必須仍然同步，并且必須與CLS同步。

雖然寫入時使用DQS的高/低級別時間段中間作為數(shù)據(jù)周期分割點，而不是上/下邊緣，但數(shù)據(jù)接收觸發(fā)器仍然是DQS的上/下邊緣。

關(guān)鍵技術(shù)3 -延遲鎖定電路(DLL)

第三個關(guān)鍵技術(shù)是延遲鎖定環(huán)路DLL技術(shù)。需要這種技術(shù)的原因是內(nèi)外表的異步問題。內(nèi)部和外部時鐘的異步存在于SDRAM中，但由于活動/傳輸頻率低，內(nèi)部和外部同步問題并不突出。但是，DDR SDRAM對時鐘的準確性要求很高，DDR SDRAM有兩個時鐘，一個是外部總線時鐘，一個是內(nèi)部工作時鐘，理論上DDR SDRAM需要同步，但由于溫度、電壓波動等多種原因?qū)е卵舆t，難以同步。我們熟悉的DDR SDRAM的tAC是由內(nèi)部時鐘和外部時鐘的偏差引起的，這很可能是由于數(shù)據(jù)不同步而出現(xiàn)錯誤。

怎么解決呢？實際上不同步是正/負延遲，所以如果延遲是不可避免的，那么設置時鐘周期等延遲值，內(nèi)部和外部時鐘的上升和下降就會同步。外部時鐘周期也絕對不統(tǒng)一，因此必須根據(jù)外部時鐘動態(tài)修改內(nèi)部時鐘的延遲，以實現(xiàn)與外部時鐘的同步。這就是DLL的工作。

DLL的主要目的是在內(nèi)部時鐘上生成延遲量，以彌補正負異步導致的正負延遲。

這些技術(shù)使您能夠配置內(nèi)存帝國最基本的元素，以后DDR2、DDR3、DDR4和最新的DDR5將在此基礎上繼續(xù)飛躍內(nèi)存功耗和頻率。