汪涵、程程、斯嘉麗儒家

(清華大學工程物理系，北京100086)

以數(shù)字鎖相環(huán)ADF4351和Xilinx的Spartan-6系FPGA為主要組件，設(shè)計了合成頻率源。

重點討論了ADF4351的工作原理、兩者之間的SPI通信過程、電路板的設(shè)計過程，并給出了關(guān)鍵的控制代碼和性能測試結(jié)果。該頻率源具有結(jié)構(gòu)簡單、成本低廉、代碼占用資源少、易于維護和升級等特點，在100~700 MHz的寬頻范圍內(nèi)可輸出SFDR為40 dB左右的穩(wěn)定波形。

鎖相環(huán)；FPGA；頻率源；ADF4351；SPI；HDL

中圖分類號：TN454

文獻標識碼：A

DOI：10.16157

中文引用格式：王晗，程誠，施嘉儒. 基于ADF4351和FPGA的合成頻率源的設(shè)計[J].電子技術(shù)應用，2017，43(10)：34-38，43.

英文引用格式：Wang Han，Cheng Cheng，Shi Jiaru. Design of a frequency synthesizer based on ADF4351 and FPGA[J].Application of Electronic Technique，2017，43(10)：34-38，43.

0 引言

合成頻率源的研究始于上世紀70年代初，它具有頻率穩(wěn)定度高、頻譜純、相位噪聲低等優(yōu)點^[1]，但由于技術(shù)難度高導致造價較為昂貴^[2]。隨著集成VCO式的鎖相環(huán)芯片的出現(xiàn)，小型合成頻率源的設(shè)計成為可能。本文旨在以ADF4351和XC6SLX9為主要部件，以ADISimPLL和Xilinx ISE為輔助，設(shè)計一個簡便、低成本的合成頻率源。

1 鎖相環(huán)簡介

鎖相環(huán)（Phase-locked Loops，PLL）是以鑒相器（Phase Frequency Detector, PFD）和壓控振蕩器（Voltage-controlled Oscillator，VCO）為核心、對輸入信號進行變頻的一種負反饋系統(tǒng)。最常見的結(jié)構(gòu)如圖1^[3]。

圖中各信號之間的頻率關(guān)系為式(1)：

其中N為整數(shù)分頻器的數(shù)值，P為預分頻器的數(shù)值，R為參考分頻器的數(shù)值。

ADF4351是ADI公司制造的新款鎖相環(huán)，內(nèi)置壓控振蕩器，頻率輸出頻率范圍為35~4 400 MHz，功率分為+5 dBm、+2 dBm、-1 dBm、-4 dBm四檔。

該鎖相環(huán)的N計數(shù)器由3部分構(gòu)成：16位的整數(shù)分頻比INT、12位的小數(shù)模數(shù)MOD，以及12位的小數(shù)分頻的分子FRAC，如圖2所示。因此輸出信號頻率與輸入信號頻率的關(guān)系為式(2)：

式中的divider是輸出分頻器的值，可配置為1、2、4、8、16、32、64。

當FRAC被設(shè)置為0時，為整數(shù)分頻模式，輸出信號的分辨率是參考信號頻率f_ref的整數(shù)倍。當FRAC不為0時，則工作于小數(shù)分頻模式。

在通信方面，ADF4351的片內(nèi)寄存器由三線式串行外設(shè)接口（Serial Peripheral Interface，SPI）進行控制，無奇偶校驗。時序圖如圖3。

信號LE用于控制SPI通信的通斷。DATA為待寫入數(shù)據(jù)。CLK為時鐘信號，芯片在時鐘上升沿將DATA中的數(shù)值按最高有效位（Most Significant Bit，MSB）優(yōu)先的方式逐位寫入移位寄存器，寄存器的地址由DATA的最后3位決定。

ADF4351總共包含6個32位的寄存器，可以對各分頻器數(shù)值、輸出信號與輸入信號的相位差以及輸出信號功率等各項參數(shù)進行配置。

2 HDL代碼的設(shè)計

為使鎖相環(huán)輸出所需信號，必須保證SPI通信正常進行。ADF4351的時序圖中提供了7個關(guān)鍵的時間參數(shù)t₁～t₇，經(jīng)過整理如圖4。

圖中的6個信號均由FPFA產(chǎn)生。設(shè)計參數(shù)如表1。

HDL代碼使用Verilog語言編寫，由兩個模塊構(gòu)成，一個用于生成SPI通訊所用的信號，另一個用于執(zhí)行時序邏輯。其中關(guān)鍵信號代碼如下：

編寫test fixture文件對HDL代碼執(zhí)行映射后仿真，得到的時序波形如圖5。

其中rst為復位引腳，clk_clocked為時鐘鎖相指示引腳。圖中的關(guān)鍵信號sclk、LE、data_out已滿足表1所給出的時序約束。

該代碼所占用的資源如圖6。

其中用于衡量FPGA性能指標的觸發(fā)器（Flip Flop，F(xiàn)F）和查找表（Look-Up Table，LUT）均只使用了1%，為代碼的維護和后續(xù)升級留下了足夠的余量。

3 電路設(shè)計

實驗中使用的FPGA開發(fā)板是搭載了Xilinx Spartan-6系列芯片XC6SLX9的QF-DualAdcUsb-B，提供40個空閑引腳，可用于與其他設(shè)備進行通信。采用ADI公司提供的ADIsimPLL進行輔助設(shè)計，鑒相頻率設(shè)置為0.5 MHz，環(huán)路濾波器（7號引腳和20號引腳之間）采用無源三階濾波器以減小引入的噪聲，相角裕度設(shè)置為45°^[4]。參考信號輸入端做成BNC接頭（29號引腳），SPI通信接口（1、2、3號引腳）引出后連接到6×2的接頭上，可通過排線與FPGA開發(fā)板相連。主信號輸出引腳RFOUTA+和RFOUTA-經(jīng)過巴倫合并為單端輸出，輔助信號輸出引腳RFOUTB+和RFOUTB-未使用。最終的電路圖如圖7。

電路的輸入阻抗與輸出阻抗均設(shè)計為50 Ω，便于與示波器等儀器進行匹配。

4 系統(tǒng)功能驗證

Datasheet中對ADF4351輸入信號的要求是壓擺率大于21 V/μs，正弦波或方波均可。本實驗中采用17.5 MHz、峰-峰值為3 V的正弦信號作為激勵源。

根據(jù)輸出信號頻率的計算公式，鎖相環(huán)的5個重要參數(shù)分別為INT、FRAC、MOD、R和divider。以500 MHz的輸出為例，根據(jù)輸入信號頻率與所設(shè)計的鑒相頻率可計算出R分頻器的值為17.5 MHz MHz=35，對應的二進制數(shù)為0b 100 011。該數(shù)值儲存在寄存器2的第23~14位，有效范圍為1~1 023，因此需將這10位的值配置為0b0 000 100 011。

在單頻應用中，輸出頻率的分辨率不需要設(shè)置為鑒相頻率的小數(shù)倍，故可以采用整數(shù)N分頻模式，令FRAC=0。取divider=8，則：

INT的數(shù)值儲存在寄存器0的第30~15位，有效范圍為23~65 535。將此16位設(shè)為8 000所對應的二進制數(shù)0b1 111 101 000 000。

同理可推出其他寄存器的數(shù)值，經(jīng)整理如表2。

上電后將固件下載到FPGA中，啟動SPI通信，用萬用表檢測和示波器表筆對PCB板上的測試點進行檢查以確認ADF4351是否處于正常工作狀態(tài)。

實際測得6個供電引腳的電壓均為+3.3 V。此外，已在寄存器2中將ADF4351的MUXOUT引腳的輸出設(shè)置為R分頻器的輸出，當鎖相環(huán)正常工作時，此引腳會輸出與鑒相頻率相同的窄脈沖信號。實際測得的波形如圖8。

該脈沖信號的頻率約為501.88 kHz，與鑒相頻率基本一致。

由此可知FPGA與ADF4351之間的SPI通信已成功建立。進一步觀察鎖相環(huán)輸出引腳的信號，測得頻率為500 MHz的正弦波波形。其SFDR為：

參考輸入信號為 17.5 MHz，N=8 000，F(xiàn)RAC=0，MOD=2，divider=8時，鎖相環(huán)的輸出信號如圖9所示。

保持其他參數(shù)不變，通過修改N和divider的數(shù)值，分別得到了頻率為400 MHz如圖10(a)、600 MHz如圖10(b)、536 MHz如圖10(c)和700 MHz如圖10(d)的輸出信號，結(jié)果如圖10。

最終測得在所設(shè)計的環(huán)路濾波器參數(shù)下，當該頻率綜合器工作于100 MHz~700 MHz時，可獲得較為穩(wěn)定的輸出波形。

5 結(jié)語

本文介紹了一種基于鎖相環(huán)和FPGA的合成頻率源的設(shè)計方案，給出了時序分析、開發(fā)代碼、以及設(shè)計電路的基本思路。實驗測得該頻率源在100 MHz~700 MHz的范圍內(nèi)可輸出SFDR約為40 dB的波形。該頻率源具有成本低、占用資源少、易于維護的特點，可通過擴展HDL代碼和添加后續(xù)模塊來執(zhí)行數(shù)字信號處理。另一方面，由于SPI通信中沒有校驗機制，即該通信模式本身易受干擾，且FPGA輸出的時鐘信號噪聲較大，當工作于電磁干擾較強的場合時需做好電磁屏蔽工作，并且需要對時鐘信號進行整形處理。

參考文獻

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