是一種芯片，比功能更強大，可以根據(jù)需要添加外設(shè)。類似于通用cpu，但不包括臺式電腦。EETOP專業(yè)博客-電子工程師自己的家u 0010 ~ u 000 FH-nu 0006 { u 0016 Xu 005 ty # y！P

主要用于計算，計算功能很強。一般用嵌入式芯片控制，用DSP計算。比如一般手機都有arm芯片，主要用來運行界面和應(yīng)用?？赡苡袃蓚€dsp，a，mdsp，或者一個DSP，主要用于加密解密，調(diào)制解調(diào)等。

并且都是可編程邏輯器件，可以用VHDL或者verilog HDL編程。一般CPLD用的是產(chǎn)品術(shù)語技術(shù)，粒度比較粗。FPGA采用粒度更細(xì)的查表技術(shù)，適合觸發(fā)器較多的邏輯。其實很多時候，他們是被忽略的。一般在設(shè)計ASIC芯片的時候，都是先用FPGA進行驗證，然后把VHDL等程序映射到一個固定的布局來制作ASIC芯片。在設(shè)計VHDL程序時，可能會用到C仿真。

它是一個單片系統(tǒng)，主要特點是器件太多，設(shè)計復(fù)雜，成本高，可靠性差，因此單片系統(tǒng)是一個發(fā)展趨勢。

它是一個可編程芯片系統(tǒng)，即一個單片系統(tǒng)可以用FPGA/CPLD來實現(xiàn)，比如altera的Nios軟核處理器嵌入Stratix。

●FPGA與CPLD的區(qū)別EETOP專業(yè)博客-電子工程師之家(z/w0) u001af0cu004 [u0007xu001bo

比較系統(tǒng)并與您分享:

FPGA和CPLD雖然都是可編程的ASIC器件，有很多共同的特點，但是由于FPGA和CPLD的結(jié)構(gòu)差異，它們又有各自的特點:

Cpld更適合完成各種算法和組合邏輯，fpga更適合完成時序邏輯。換句話說，F(xiàn)PGA更適合觸發(fā)器豐富的結(jié)構(gòu)，而CPLD更適合觸發(fā)器有限、產(chǎn)品術(shù)語豐富的結(jié)構(gòu)。

CPLD的連續(xù)布線結(jié)構(gòu)決定了其時序延遲是均勻的、可預(yù)測的，而FPGA的分段布線結(jié)構(gòu)決定了其延遲是不可預(yù)測的

③ FPGA編程比CPLD靈活。用固定互連電路修改邏輯函數(shù)來編程CPLD，主要通過改變互連線的布線來編程FPGA。Fpga可以在邏輯門下編程，CPLD在邏輯塊下編程。

④ FPGA比CPLD集成度更高，布線結(jié)構(gòu)和邏輯實現(xiàn)更復(fù)雜。

⑤ CPLD比FPGA使用更方便。CPLD的編程采用E2PROM或FastFlash技術(shù)，不需要外接存儲芯片，使用方便。但是FPGA的編程信息需要存儲在外部存儲器中，使用方法比較復(fù)雜。

⑥ CPLD比FPGA快，時間可預(yù)測性更大。這是因為FPGA在門級編程，CLB采用分布式互連，而CPLD在邏輯塊級編程，邏輯塊之間的互連是集總的。

⑦在編程模式下，CPLD主要基于e2prom或閃存，編程次數(shù)可達(dá)10000次。優(yōu)點是當(dāng)系統(tǒng)斷電時，編程信息不會丟失。可編程邏輯器件可分為程序員編程和系統(tǒng)編程。大多數(shù)FPGAs都是基于SRAM編程的，系統(tǒng)斷電時編程信息丟失。每次系統(tǒng)通電時，編程數(shù)據(jù)都應(yīng)該從設(shè)備外部重寫到靜態(tài)隨機存取存儲器中。其優(yōu)點是可隨時編程，工作中可快速編程，實現(xiàn)板級和系統(tǒng)級的動態(tài)配置。

⑧ CPLD保密性好，F(xiàn)PGA保密性差。EETOP專業(yè)博客-電子工程師自己的家u 001 cf u 000 fs4v 8s-o

⑨一般情況下，CPLD的功耗比FPGA大，集成度越高越明顯。

隨著復(fù)雜可編程邏輯器件(CPLD)密度的不斷增加，數(shù)字器件設(shè)計人員在大規(guī)模設(shè)計時更加靈活和容易，產(chǎn)品可以快速進入市場。很多設(shè)計師都感受到了CPLD的優(yōu)點，比如使用方便，定時可預(yù)測，速度快。但是在過去，由于CPLD密度的限制，他們不得不求助于FPGA和ASIC?，F(xiàn)在設(shè)計師可以體會到密度幾十萬的CPLD帶來的好處。

CPLD結(jié)構(gòu)在一條邏輯路徑中使用1到16個產(chǎn)品術(shù)語，可以預(yù)測大型復(fù)雜設(shè)計的運行速度。所以原設(shè)計的運行是可預(yù)測的、可靠的，很容易修改設(shè)計。CPLD性質(zhì)靈活，時序簡單，路由性能優(yōu)異。用戶可以改變他們的設(shè)計，同時保持引腳輸出不變。與FPGA相比，CPLD的I/O更多，體積更小。

現(xiàn)在的通信系統(tǒng)使用很多標(biāo)準(zhǔn)，設(shè)備必須根據(jù)客戶的需求配置支持不同的標(biāo)準(zhǔn)。CPLD可以進行相應(yīng)的調(diào)整，支持多種協(xié)議，并隨著標(biāo)準(zhǔn)和協(xié)議的演進而改變功能。這給系統(tǒng)設(shè)計人員帶來了極大的便利，因為他們可以在標(biāo)準(zhǔn)完全成熟之前設(shè)計硬件，然后修改代碼以滿足最終標(biāo)準(zhǔn)的要求。CPLD的速度和延時特性比純軟件好，NRE成本比ASIC低，更靈活，產(chǎn)品上市更快。CPLD可編程方案的優(yōu)點如下:

●豐富的邏輯和內(nèi)存資源(賽普拉斯Delta39K200的RAM超過480 Kb)EETOP專業(yè)博客-電子工程師自己的家u0006

● EETOP具有冗余路由資源的靈活時間序列模型專業(yè)博客——電子工程師之家

●可靈活改變引腳輸出

●可在重新編程后安裝在系統(tǒng)上

● EETOP專業(yè)博客，大量I/O-u001D，電子工程師之家

● EETOP集成內(nèi)存控制邏輯專業(yè)博客，性能有保證——電子工程師自己的家

●提供單片CPLD和可編程PHY方案的EETOP專業(yè)博客——電子工程師自己的家

由于這些優(yōu)點，設(shè)計建模成本低，在設(shè)計過程的任何階段都可以增加設(shè)計或改變引腳輸出。電子工程師自己家的CPLD是一個結(jié)構(gòu)粗粒度的可編程邏輯器件，很快就能上市。它具有豐富的邏輯資源(即邏輯門與寄存器的高比例)和高度靈活的路由資源。CPLD的路由連接在一起，F(xiàn)PGA的路由是分的。FPGA可能更靈活，但是包含了很多跳線，所以比CPLD慢。EETOP專業(yè)博客——電子工程師自己家里的CPLD是以集群陣列的形式排列的，通過水平和垂直的路由通道連接。這些路由通道向設(shè)備的引腳發(fā)送信號或從引腳接收信號，并連接CPLD內(nèi)部的邏輯組。CPLD之所以叫粗粒度，是因為邏輯組大于路由數(shù)。CPLD的邏輯組遠(yuǎn)大于FPGA的基本單元，所以FPGA是細(xì)粒度的。

EETOP CPLD功能塊專業(yè)博客-電子工程師自己家u0010Ou0003Wu001DU9I6Xu001Fh

CPLD最基本的單元是宏單元。宏單元包含一個寄存器(使用多達(dá)16個產(chǎn)品術(shù)語作為其輸入)和其他有用的特性。

因為每個宏單元使用16個乘積項，所以設(shè)計人員可以部署大量的組合邏輯，而無需添加額外的路徑。這就是為什么CPLD被認(rèn)為是“邏輯豐富”的原因。

宏小區(qū)以邏輯模塊(LB)的形式排列，每個邏輯模塊由16個宏小區(qū)組成。宏單元執(zhí)行“與”運算，然后執(zhí)行“或”運算，以實現(xiàn)組合邏輯。

每個邏輯組有八個邏輯模塊，所有邏輯組都連接到同一個可編程互連矩陣。

每個組還包含兩個單端口邏輯組內(nèi)存模塊和一個多端口通道內(nèi)存模塊。前者每個模塊有8，192b內(nèi)存，而后者包含4，096b專用通信內(nèi)存，可配置為單端口、多端口或帶專用控制邏輯的先進先出。

CPLD有什么好處？EETOP專業(yè)博客-電子工程師自己的家(o-kft2？:j5X1lu0017Ku0005Wu0017Zu0017I

有許多輸入/輸出系統(tǒng)

u 0011 o ru 0011 qu 0012 Lu 001dg 5l；QGuestCPLD的一個好處是，在給定的設(shè)備密度下，它可以提供更多的I/O數(shù)量，有時甚至高達(dá)70%。EETOP時間序列模型很簡單

它優(yōu)于其他可編程結(jié)構(gòu)，因為它有一個簡單和可預(yù)測的時序模型。這個簡單的時間序列模型主要歸功于CPLD的粗粒度。

CPLD可以在給定時間內(nèi)提供大范圍的相等狀態(tài)，與路由無關(guān)。這種能力是設(shè)計成功的關(guān)鍵，不僅可以加快初始設(shè)計工作，還可以加快設(shè)計和調(diào)試過程。EETOP專業(yè)博客-電子工程師之鄉(xiāng)粗粒度CPLD結(jié)構(gòu)優(yōu)勢EETOP專業(yè)博客-電子工程師之鄉(xiāng):CPLD是粗粒度結(jié)構(gòu)，意味著進出設(shè)備的路徑通過的交換機更少，延遲也相應(yīng)小。因此，與等效FPGA相比，CPLD可以工作在更高的頻率，性能更好。CPLD的另一個優(yōu)點是軟件編譯速度快，因為其易于布線的結(jié)構(gòu)使得布局設(shè)計任務(wù)更容易執(zhí)行。

細(xì)粒度FPGA結(jié)構(gòu)的優(yōu)勢

FPGA是細(xì)粒度的結(jié)構(gòu)，也就是說每個單元之間有細(xì)粒度的延遲。如果少量邏輯緊密排列在一起，F(xiàn)PGA還是挺快的。但是隨著設(shè)計密度的增加，信號要經(jīng)過很多交換機，路由延遲也迅速增加，從而削弱了整體性能。而CPLD的粗粒度結(jié)構(gòu)可以適應(yīng)設(shè)計布局的變化。

靈活的輸出引腳

CPLD的粗粒度結(jié)構(gòu)和時序特性是可預(yù)測的，所以設(shè)計人員在設(shè)計過程的后期仍然可以改變輸出引腳，而時序保持不變。

新的CPLD封裝EETOPCPLD有多種密度和封裝類型，包括單芯片自引導(dǎo)方案。自引導(dǎo)方案在單個封裝中集成了閃存和CPLD，無需外部引導(dǎo)單元，降低了設(shè)計復(fù)雜度，節(jié)省了電路板空。在給定的封裝尺寸內(nèi)，共享引腳輸出的器件密度更高。這為設(shè)計人員提供了在不改變板上引腳輸出的情況下“放大”設(shè)計的便利。

●其實工作量特別大的運算一般都是用FPGA/ASIC來實現(xiàn)的。

比如在手機的基帶芯片中，芯片級的操作一般由FPGA/ASIC來完成，

而位級運算要用DSP來實現(xiàn)。

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